2019 年臺積電營收 346.3 億美元,凈利 111.8 億美元,凈利率高達 32%。

 

2019 年臺積電晶圓出貨量達 1010 萬片 12 英寸晶圓約當量,2018 年為 1080 萬片 12 寸晶圓約當量;2019 年先進制程技術(16/12/10/7 納米)的銷售金額占整體晶圓銷售金額的 50%,高于 2018 年的 41%;2019 年在全球代工領域市場占有率達 52%,高于 2018 年的 51%。

 

2019 年提供 272 種不同的制程技術,為 499 個客戶生產了 10761 種不同的芯片,應用范圍包括整個電子應用產業,如個人電腦與其周邊產品、信息應用產品、有線與無線通訊系統產品、服務器與數據中心、汽車與工業以及包括數字電視、游戲機、數碼相機等消費性電子、物聯網及穿戴式設備等。

 

根據臺積電方面的透露,目前臺積電 5 納米制程已經準備完成,隨時可以進入到量產當中。在 5 納米客戶上,臺積電目前幾乎囊括了所有對于 5 納米有需求的客戶,包括蘋果(Apple)、高通(Qualcomm)、海思(Hisilicon)、超微半導體(AMD)、聯發科(MTK)等公司。3 納米技術繼續使用 FinFET 晶體管結構,將于 2021 年試產,2022 年量產;2019 年已經投入 2 納米研發,預計將于 2024 年投產。

 

臺積電真是越來越可怕,已經成為晶圓代工市場的巨無霸。下面芯思想研究院從三個方面解析臺積電。

 

大手筆研發投入,助力技術領先

 

2000 年研發費用首次超過 1 億美元,2007 年研發費用首次突破 5 億美元,2011 年研發費用首次突破 10 億美元,2015 年研發費用首次突破 20 億美元;2019 年研發費用為 29.6 億美元,接近 30 億美元。從 2000 年到 2019 年研發費用合計達 240 億美元,而從 2015 年到 2019 年的研發費用合計 128 億美元,超過前 15 年的研發費用總和。大手筆研發投入帶來的是技術的領先。

 

2018 年臺積電的財報中有一句話:成功地量產 7 納米(N7)制程,并領先其他同業至少一年。2019 年 6 月臺積電成功量產 7 納米加強版(N7+),這是業界首個商用極紫外光(EUV)制程。

 

此舉意義重大。這是臺積電歷史上第一次在一個重要技術節點,領先群雄。根據英特爾的技術路線圖,EUV 要到 20201 年才會導入,這表明臺積電領先英特爾至少兩年。在 FinFET 工藝之爭中,英特爾于 2011 年成功推出 22 納米 Tri-Gate 技術,臺積電直到 2015 年才推出 16 納米 FinFET 工藝,整整晚了四年。

 

臺積電自 1987 年透過轉讓臺灣工業技術研究院的 2 微米和 3.5 微米工藝技術創立公司,一直秉持“內部研發”戰略,并在當年為飛利浦定制了 3.0 微米工藝技術;1988 年,剛剛一歲的臺積電就自研了 1.5 微米工藝技術;1999 年發布了世界上第一個 0.18 微米低功耗工藝技術;2003 年推出了當時業界領先的 0.13 微米低介質銅導線邏輯制程技術;2004 年全球首家采用浸沒式光刻工藝生產 90 納米芯片;2006 年量產 65 納米工藝技術;2008 年量產 40 納米工藝技術;2011 年全球首家推出 28 納米通用工藝技術;2014 年全球首家量產 20 納米工藝技術。

 

臺積電在開始 20 納米制程研發時,就瞄準布局 FinFET,2012 年完成 16 納米制程的定義,迅速且順利地完成測試芯片的產品設計定案,并在以 FinFET 架構為基礎的靜態隨機存取存儲器單位元(SRAM Bit Cell)上展現功能性良率;并在 2014 年開始風險生產 16FF+工藝,2015 年就順利量產;2016 年采用多重曝光的 10 納米工藝也迅速進入量產,量產速度較之前的制程更快。

 

臺積電的 7 納米是 10 納米的縮小版(shrink),后部金屬工藝技術基本兼容,整體密度和性能改進不多。采用 DUV 加浸沒式(immersion)和多重圖案(multiple patterning)方案的 7 納米于 2017 年 4 月開始風險生產,,2018 年第三季開始貢獻營收,在 2018 年有 40 多個客戶產品流片,2019 年有 100 多個新產品流片。與 10 納米 FinFET 工藝相比,7 納米 FinFET 具有 1.6 倍邏輯密度,約 20%的速度提升和約 40%的功耗降低。有兩個工藝制程可選,一是針對 AP(N7P),二是針對 HPC(N7HP)。聯發科天璣 1000、蘋果 A13 和高通驍龍 865 都是采用 N7P 工藝。

 

臺積電第一個使用極紫外光(EUV)方案的工藝是 7 納米加強版(N7+)。N7+于 2018 年 8 月進入風險生產階段,2019 年第三季開始量產,N7+的邏輯密度比 N7 提高 15%至 20%,同時降低功耗。

 

7 納米之后是 6 納米(N6)。2019 年 4 月份推出的 6 納米是 7 納米的(shrink),設計規則與 N7 完全兼容,使其全面的設計生態系統得以重復使用,且加速客戶產品上市時間,但 N6 的邏輯密度比 N7 高出 18%的。N6 將在 2020 年第一季風險試產,第三季實現量產。

 

7 納米之后的全節點提升的工藝是 5 納米(N5)。5 納米完全采用極紫外光(EUV)方案,于 2019 年 3 月進入風險生產階段,預期 2020 年第二季拉高產能并進入量產。主力生產工廠是 Fab 18。與 7 納米制程相較,但 5 納米從前到后都是全新的節點,邏輯密度是之前 7 納米的 1.8 倍,SRAM 密度是 7 納米的 1.35 倍,可以帶來 15%的性能提升,以及 30%的功耗降低。5 納米的另一個工藝是 N5P,預計 2020 年第一季開始試產,2021 年進入量產。與 5nm 制程相較在同一功耗下可再提升 7%運算效能,或在同一運算效能下可再降低 15%功耗。

 

5 納米之后的全節點提升的工藝是 3 納米,臺積電表示正在研發中,雖然制程細節 2020 年 4 月將見分曉。但根據一些細節發現,臺積電 3 納米工藝繼續采用 FinFET 工藝,晶體管密度達到每平方毫米 2.5 億個(250MTr/mm2),相對于 5 納米來說,晶體管密度提升達 1.5 倍,性能提升 7%,能耗減少 15%。

 

而 2 納米,臺積電表示已經于 2019 年領先半導體產業進行制程技術的研發,并將著重于改善極紫外光(EUV)技術的質量與成本。

 

大規模資本支出,擴大產能

 

日前,臺積電宣布,2020 年的資本支出將在 150-160 億美元之間,這將成為臺積電資本支出最大的一年。

 

2000 年資本支出首次超過 10 億美元,2010 年資本支出首次超過 50 億美元,2016 年資本支出首次超過 100 億美元。從 2000 年到 2019 年資本支出合計達 1150 億美元,而從 2016 年到 2019 年的資本支出是 464 億美元,占近 20 年資本支出總和的 40%。大規模資本支出帶來的是龐大的產能支持。

 

截至 2019 年底,臺積電全球有五座 12 英寸晶圓廠(新竹 FAB12、臺南 FAB14、臺中 FAB15、南京 FAB16、臺南 FAB18)、六座 8 英寸晶圓廠(新竹 FAB3、新竹 FAB5、新竹 FAB6、新竹 FAB8、上海 FAB10、美國 FAB11)和一座 6 英寸晶圓廠(新竹 FAB2),年產能超過 1200 萬片 12 英寸晶圓約當量。 

 

 

我們下面來了解一下臺積電的 FinFET 產能建置情況。

 

臺積電最早生產 FinFET 始于 2014 年,目前 FinFET 工藝有 5 個基地,分別是位于臺灣新竹的 FAB12、臺灣臺南的 FAB14 和 FAB18、臺灣臺中的 FAB15 和江蘇南京的 FAB16。各工藝節點的布局是,16/12 納米由 FAB14 和 FAB16 負責生產,合計月產能約 15 萬片;7 納米由 FAB15 負責生產,合計月產能約 15 萬片;5 納米主要在 FAB18 生產,目前 FAB18 P1/P2 的建置產能達 10 萬片。

 

當然 FAB12 是臺積電的研發基地,各工藝節點的產能都可以協調。如此算來,臺積電的 FinFET 月產能總計不下于 40 萬片 12 英寸晶圓。相較三星的月產能 25 萬片 12 英寸晶多 60%

 

關于 3 納米產能建置情況,因疫情導致物流延遲,相關關鍵設備無法如期交貨,裝機人員也受到境外人士不能抵臺等限制,無法如期裝機。臺媒報道稱,FAB12B 工廠 3 納米試產線裝機從 6 月延至 10 月,FAB18 工廠 3 納米試產線裝機從 10 月也將延遲 1 個季度。臺積電原訂今年底提前試產 3nm 制程計劃,將延至明年初才會試產,但應會如原先預定在 2022 年量產。

 

至于在 3 納米工藝上的資金投入更是天文數字,據稱研發和建線已投入約 500 億美元,僅建廠一項就在 200 億美元。3 納米產線將于 2020 年動工,在新竹寶山興,建預計投資超過新臺幣 6000 億元興建 3 納米寶山廠,最快 2022 年底量產。

 

還有就是從 2010 年開始,臺積電從 ASML 購得第一臺 EUV(第一代 EUV 機型 NXE:3100)至今,臺積電擁有超過 30 臺 EUV 光刻機,約占全球 EUV 光刻機總出貨量的一半。這也是臺積電產能保障的一部分。

 

布局高端封裝,形成客戶粘性

 

2008 年開始先進封裝布局。首先成立集成互連與封裝技術整合部門,2009 年開始戰略布局三維集成電路(3D IC)系統整合平臺。在新竹、臺南、桃園、臺中建有四座先進封測廠。

 

目前,臺積電先進封裝技術 WLSI(Wafer-Level-System-Integration)平臺包括既有的 CoWoS 封裝、InFO 封裝,以及針對物聯網芯片的晶圓級封裝(WLCSP),還將于 2021 年推出系統級整合芯片(SoIC,System-on-integrated-chips)封裝技術,陣容更加齊整、堅強。

 

1、CoWoS

 

CoWoS 主要針對高性能計算(High Performance Computing,HPC)市場。

 

2011 年推出 2.5D Interposer 技術 CoWoS(Chip on Wafer on Substrate,晶圓基底封裝)。張忠謀在第三季法說會上放言,臺積電要進軍封裝領域。此舉震撼半導體業界,特別是封裝業界。第一代 CoWoS 采用 65 納米工藝,線寬可以達到 0.25µm,實現 4 層布線,為 FPGA、GPU 等高性能產品的集成提供解決方案。到 2013 年量產時,可編程邏輯門陣列供應賽靈思(Xilinx)型號為“Virtex-7 2000T FPGA”的 28 納米產品是最具代表性的 CoWoS 產品之一。目前 CoWoS 已經獲得賽靈思(Xilinx)、英偉達(nVIDIA)、超微半導體(AMD)、富士通(Fujitsu)谷歌(Google)、華為海思(HiSilicon)等高端 HPC 芯片訂單。 

 

2019 年第三季 CoWoS 技術目前已經擴展至 7 納米,能夠在尺寸達二倍光罩大小的硅基板(Silicon Interposer)上異質整合多顆 7 納米系統單晶片與第二代高頻寬存儲器(High Bandwidth Memory 2,HBM2)。

 

值得注意的是,在 VLSI Symposium 會上,臺積電展示了自己為高性能計算平臺設計的一顆名為“This”小芯片(Chiplet),采用 7 納米工藝,面積大小僅僅 27.28 平方毫米(4.4x6.2mm),采用 CoWos 封裝技術,雙芯片結構,其一內建 4 個 Cortex A72 核心,另一內建 6MiB 三級緩存。This 的標稱最高主頻為 4GHz,實測達到了 4.2GHz(1.375V)。同時,臺積電還開發了稱之為 LIPINCON 互連技術,信號數據速率 8 GT/s。

 

 

2、InFO

 

InFO 技術成功應用于追求高性價比的移動通訊市場,AP 產品是其主要客戶。

 

2016 年臺積電推出的 InFO 技術是最具代表性的扇出封裝技術,InFO 帶動了整個業界研發三維扇出堆疊技術的熱潮。 

 

InFO 是將 CoWoS 結構盡量簡化,最后出來一個無須硅中介層的精簡設計,可以讓芯片與芯片之間直接連結,減少厚度,成本也相對較 CoWoS 低廉,但又能夠有良好的表現,適用于追求性價比的移動通信領域,在手機處理器封裝中,減低 30%的厚度,騰出寶貴的手機空間給電池或其他零件。這就是 2016 年首次開始在蘋果的 A10 處理器中采用 InFO 封裝,首度用在蘋果 iPhone 7 與 iPhone 7Plus 中。InFO 成為臺積電獨占蘋果 A 系列處理器訂單的關鍵。 

 

圖 1 臺積電 InFO 技術

 (圖片來源:C. F. Tseng et al., ECTC 2016, pp 1)

 

圖 1 展示了臺積電 InFO 技術,通過將芯片埋入模塑料,以銅柱實現三維封裝互連。InFO 技術為蘋果 A10、A11、A12 處理器和存儲器的 PoP 封裝提供了新的封裝方案,拓展了 WL-FO 的應用,讓 Fan-Out 技術成為行業熱點。

 

臺積電 InFO 技術的成功得益于強大的研發能力和商業合作模式。推出 InFO 技術,是為了提供 AP 制造和封裝整體解決方案,即使在最初良率很低的情況下,臺積電也能持續進行良率提升,這對封測廠來說是不可能的。

 

InFO 技術的巨大成功推動制造業、封測業以及基板企業投入了大量人力物力開展三維扇出技術的創新研發。業界也發現,很多原本需要 2.5D TSV 轉接板封裝可以通過三維扇出來完成,解決了 TSV 轉接板成本太高,工藝太復雜的問題。

 

根據不同產品類別,臺積電的 InFO 技術發展也將隨之進行調整,推出適用于 HPC(High Performance Computer)高效能運算電腦的 InFO-oS(InFO on substrate)、服務器及存儲器的(InFO Packageon-Package,InFO-PoP),以及 5G 通訊天線封裝方面的 InFO-AiP(InFO Antennas in Packag)。

 

InFO-oS

 

 

2018 年臺積電推出 InFO_oS 技術用于并排封裝兩個芯片,芯片與芯片之間的互連為 2um。芯片之間的間隙小于 70um;InFO_MS 和 InFO_oS 基本相同,但在 SoC 旁邊帶有 HBM(高帶寬內存)。

 

3、SoIC

 

臺積電表示,SoIC 是一種創新的多芯片堆疊技術,是一種將帶有 TSV 的芯片通過無凸點混合鍵合實現三維堆疊,可以交多個小芯片(Chiplet)整合成一個面積更小和輪廓更薄的系統單芯片。透過此項技術,7 納米、5 納米甚至 3 納米的先進系統單芯片能夠與多階層、多功能芯片整合,可實現高速、高頻、低功耗、高間距密度、最小占用空間的異質三維集成電路。

 

 

SoIC 技術的出現表明未來的芯片能在接近相同的體積里,增加雙倍以上的性能。這意味著 SoIC 技術可望進一步突破單一芯片運行效能,更可以持續維持摩爾定律。

 

據悉 SoIC 根植于臺積電的 CoWoS 與多晶圓堆疊(WoW,Wafer-on-Wafer)封裝,SoIC 特別倚重于 CoW(Chip-on-wafer)設計,如此一來,對于芯片業者來說,采用的 IP 都已經認證過一輪,生產上可以更成熟,良率也可以提升,也可以導入存儲器芯片應用。

 

2019 年年報顯示,臺積電已完成 SoIC 制程認證,開發出微米級接合間距(bonding pitch)制程,并獲得極高的電性良率與可靠度數據,具備為任何潛在客戶用生產的能力。而此前在 2018 年 10 月的第三季法說會上,臺積電給出了明確量產的時間,2021 年 SoIC 技術就將進行量產。

 

4、其他

 

針對先進行動裝置及高效能運算的應用,采用細小間距陣列銅凸塊(Cu bump)倒裝(Flip Chip)的 7 納米晶圓已于 2018 年第一季開始量產。除了高階先進手 機內使用的 28 奈米產品及更成熟技術外, 適用于物 聯網應用的 16 奈米制程的晶圓級封裝(Wafer Level Chip Scale Packaging, WLCSP)技術亦于民國一百零 七年第四季開始量產。

 

臺積電的 CoWoS、InFO、SoIC 及其他封裝技術能對 10 納米或以下的制程進行晶圓級的鍵合技術,極大的強化臺各積電在先進工藝制程的競爭力。

 

臺積電除了提供內部 CoWoS 和 InFO 服務外,還通過外包的組裝和測試合作伙伴管理整個供應鏈,從而為客戶提供集成的制造、封測、運輸的交鑰匙服務,幫助客戶縮短上市時間和縮短批量生產時間。